芯片没上电,接口为何还在偷偷供电?
发表时间:2026-08-17 14:42:42
芯片没上电,接口为何还在偷偷供电?
跨电压域接口不只要在两边都上电时能通信,还要在任意一边掉电时保持高阻和确定状态
主电源已经关闭,万用表却在芯片VDD上量到一段残余电压;拔掉通信线,电压立刻消失。这个现象常被误判成电源芯片漏电,真正的供电路径却可能藏在GPIO里。
多电源系统里,一侧芯片先掉电,另一侧接口仍输出高电平。只要输入结构存在到电源的钳位通路,电流就可能从IO流入掉电域。
这不是普通的电平高低问题。电平兼容要与上电时序一起判断,掉电状态必须单独作为一个工作模式设计。
两边都上电正常,最容易掩盖风险
3.3V输出接1.8V输入,电平转换器在正常供电时可以稳定工作,不代表1.8V域关闭后仍安全。掉电时,输入脚的允许条件和内部通路可能完全不同。
规格书里要找的关键词包括Ioff、partial power-down、power-off protection和high-impedance when VCC=0。没有这些保证,不能默认芯片掉电后输入天然高阻。
图1 双电源转换器应明确VCC_A与VCC_B的掉电状态
集成电平转换器还要看两个电源的启动顺序。有些器件允许任意顺序,有些要求某一侧先上电,外部OE脚也可能需要在电源稳定后再释放。
倒灌电流会把芯片推到半上电区
当IO电压高于掉电域VDD加上内部结压降,钳位结构可能导通。电流给内部电源节点充电,VDD会升到一个不高不低的电压。
这个电压未必能让芯片正常启动,却足以让部分晶体管导通,增加静态电流、干扰复位,甚至影响下一次上电。异常表现可能是关不干净、启动失败或外设反复复位。
图2 低有效控制信号通过晶体管隔离两个电源域
串联电阻可以限制电流,但不能自动保证状态安全。阻值过大又会拖慢边沿,必须结合允许注入电流、信号速度和输入漏电一起计算。
外部晶体管也可能有隐藏PN结
用分立晶体管做电平转换时,基极、集电极和发射极之间的结在异常电源顺序下可能正向导通。正常方向可用,不代表反向供电安全。
图3 上拉电源位置会决定掉电时的电流方向
上拉电阻接在哪个电源域,决定了信号的默认高电平由谁提供。若上拉接到常开电源,而接收芯片已经掉电,同样可能形成持续注入。
双向总线尤其要慎重。简单MOS电平转换依赖两侧上拉和阈值,掉电高阻能力要回到具体器件结构,不能从正常通信波形推断。
按三种电源状态逐项验收
状态一是两边上电,检查电平和速度;状态二是A上电B掉电;状态三是B上电A掉电。后两种都要测IO电流和掉电侧VDD,确认没有异常抬升。
图4 带本地上拉与逻辑隔离的结构可降低倒灌风险
示波器同时看两个电源与接口线,特别关注电源下降到阈值附近时IO是否仍被驱动。固件应在关电前把输出切为高阻,但硬件不能把安全完全押在软件执行顺序上。
若无法保证时序,优先选带掉电保护的转换器、总线开关或隔离器,并让OE由稳定电源控制。这样即使某侧失控,也能把通路切断。
传感器中断线、UART和SPI片选都可能成为倒灌入口。低速控制线数量多、分布散,关机排查时应逐根断开,而不是只盯主数据总线。
外设模块如果还有USB、调试器或下载器供电,也可能通过接口反向抬高主板电源。验证掉电状态时要覆盖所有外部连接,实验室只拔主电源并不等于完全掉电。
电源时序问题有时只在快速重上电暴露。掉电域被IO托住后,内部复位没有完全释放,再次上电的斜率和门限关系会与冷启动不同。
系列电阻的限流值应按最坏电压差和允许注入电流计算,同时检查RC边沿是否满足接口时序。一个电阻同时影响安全和信号完整性,不能只凭经验选1kΩ。
硬件完成后,固件仍应在关电前把跨域输出切为高阻,并设置上电后的释放顺序。软硬件两层同时存在,才能覆盖程序跑飞或掉电过快的情况。
测量残余VDD时,万用表的高阻输入很容易看到一个看似稳定的电压。增加受控小负载并观察电压是否快速掉落,可帮助区分弱漏电与足以驱动内部电路的倒灌。
若接口包含ESD器件,保护阵列本身也可能把信号钳到某个电源轨。电源域关闭时要把板级保护器件和芯片内部保护一起画入等效通路。
掉电高阻规格通常仍有允许漏电,并带温度条件。低温样机正常、高温关机电流上升时,应按最高结温读取Ioff上限,而不是用室温典型值。
电源芯片若带输出放电功能,倒灌电流会与放电电阻持续对拉,表现为异常功耗和缓慢下降。关闭电源后同时量输入电流、VDD和接口电流,更容易分清来源。
结论
接口能正常通信,只证明两边上电时的电平设计通过。真正稳健的跨域接口,还要在任一电源关闭时保持高阻、无倒灌、可再次启动。
遇到关机后VDD仍有电,先拔掉接口线做对比,再逐根测注入电流。很多“电源漏电”,顺着GPIO就能找到来路。
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