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栅极电阻和RC吸收都可能让尖刺变小，但作用不同。前者让MOS开关慢一点，减少对寄生回路的激励；后者给已有振铃增加阻尼。选哪一个，要先确认波形和测量接法，再看效率与温升。SW节点一跳变，波形上就带一串尖刺。常见做法是加大栅极电阻，或在开关

ADC电源上看到纹波，不等于输出数据一定变差。芯片会抑制一部分电源干扰，板上的滤波和布局也会改变它。判断时要看纹波对应的频率是否出现在ADC输出频谱中。示波器探到ADC电源脚，波形上有开关纹波。有人马上把DCDC换成LDO，也有人继续使

通孔把信号接到目标层后，下面没有参与连接的铜柱不会消失。它仍挂在信号线上，像一条尽头开着的小支路。边沿较快时，能量会进入支路再返回，给主路径增加一次阻抗变化。有些板低速时正常，接口速率一提高，误码或眼图问题才出现。表层走线看着没问题，过

射频走线的50Ω叫特性阻抗，它描述信号沿走线传播时，电压与电流的比例。万用表测的是直流电阻，铜线通常接近导通，所以读不到50Ω并不奇怪。版图规则写着50Ω，制板回来拿万用表量，走线两端却接近0Ω。对初学者来说，这很像板厂没有做对。其实两

很多MCU带内部RC时钟，确实可以不接外部晶体。是否外接，取决于系统能容忍多少频率误差，以及温度、电压变化后是否仍要保持稳定。通信、计时或精确采样常更依赖稳定时钟。开发板不装外部晶体，MCU仍能启动、点灯、跑普通逻辑。于是有人认为外部晶

DDR走线等长主要控制信号到达时间，VREF则是接收端判断高低电平的参考线。两者解决的问题不同。VREF若带着噪声或压降，判决门槛会跟着移动。DDR布线评审时，大家最先看长度。长度都在规则内，板子却可能在高温、满负载或某些数据图样下偶发

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数字信号的快速边沿包含高频成分，去程与回程围成的环路会把这些电流转换成辐射。差模整改应同时控制无用高频能量、环路面积和电流幅度，而不是只盯着时钟基频或在接口末端试器件。时钟标称频率看起来不高，辐射测试却在更高频段冒出峰值。很多整改会先换滤