去耦电容紧贴FPGA，电源噪声为何仍超标？

去耦电容紧贴FPGA，电源噪声为何仍超标？

电容贴得近，只缩短了板面距离；电流若要绕远路穿过过孔和平面，安装电感仍会挡住高频补能

FPGA瞬态电流沿电源焊球、平面、过孔、去耦电容和地返回形成闭环。电容到封装的直线距离很短，不代表闭环面积小；端部过孔、长焊盘和分离平面都会增加寄生电感，使高频阻抗超标。

布局评审里，去耦电容已经紧贴FPGA外圈，数量也不少，电源噪声却仍在高速切换时抬高。继续把电容挤近一点，改善可能很有限，因为表面截图没有展示电流真正经过的垂直路径。

高频去耦看的是完整电流环路，而不是电容与芯片外形之间的最短直线。从电源焊球出发，电流要进入平面、穿过过孔、经过电容，再从地返回。任何长线、远过孔或大平面间距都会变成安装电感。

PDS不是一颗电容，而是一条频率相关通路

简化PDS模型包含电源源、互连电感、去耦电容和FPGA负载。稳压器负责较慢的能量补给，板级和封装电容负责更快的瞬态；不同频率由不同储能与互连部分主导。

图1  电源源、互连、去耦电容与FPGA构成完整PDS

若只核对总电容量，容易忽略某个频段的阻抗峰值。设计目标应是让芯片看到的电源阻抗在关注频段内低于允许值，而不是把电容数量本身当作通过标准。

真实电容越过自谐振后，不再像理想C

电容的ESR和ESL让阻抗曲线先下降、到达最低点，再随频率升高。封装尺寸、焊盘、过孔和安装方式都会加入额外电感，使最低阻抗点移动，高频端更早回升。

多种容量并联可以覆盖不同频段，但也可能在两个谐振点之间形成反谐振峰。电容组合应放进包含封装、安装和电源平面参数的模型中检查，而不是单看理想元件曲线。

图2  电容性与ESL共同形成真实阻抗曲线

电容量决定低频储能，安装电感常决定高频上限。

贴得近，却可能在板内绕了一个大圈

剖面图显示，电容焊盘通过表面走线和过孔连接到电源、地平面。电流环路的面积由两只过孔间距、走线长度和平面对间距共同决定；仅把电容本体靠近FPGA，并不能自动缩短这些路径。

电源平面与地平面紧邻时，垂直环路更小；过孔靠近焊盘并成对布置，也能缩短电流路径。若电容跨越平面开口或过孔先绕到远处，局部去耦便会被安装电感隔开。

图3  电容焊盘、过孔和平面构成贴装电流环路

端部、侧边和双侧过孔，电感不会一样

资料给出的几种0402焊盘与过孔几何显示，长端部走线形成的环路明显更大，侧边过孔和双侧过孔可以缩短连接。多只过孔还可降低共享电感，但要结合焊盘可制造性与扇出空间。

图4  不同焊盘与过孔几何对应不同安装电感

复制封装库时，不能只复制焊盘尺寸而忽略过孔策略。去耦封装应包含推荐过孔位置、连接层和回流关系，布局工程师才能在密集BGA区域保持一致做法。

板背电容多，也要知道服务哪组电源焊球

FPGA背面常布置大量小封装电容，但它们并非距离封装中心越近越好。应按电源域、焊球分布和回流平面，把电容与相邻的电源地过孔对应起来，减少不同电源域共用长颈路径。

图中的BGA区域、去耦阵列和过孔能帮助检查几何关系。若所有电容都绕到外围同一条平面颈部，数量再多也可能共享一段高电感路径。

验证要从目标阻抗回到波形

设计阶段可用目标阻抗和PDS模型寻找峰值，样机阶段则在一致工况下观察电源噪声、负载切换和频谱。探头连接的回路本身会引入电感，测量点和探头附件要固定。

若改过孔后高频噪声下降，而低频下陷不变，说明安装电感确实是主因；若低频仍不足，应再看有效电容量和稳压器响应。用频段分工解释整改结果，能避免盲目增加所有容量。

FPGA封装本身还包含焊球、封装平面和片上电容。板级模型若停在BGA焊盘，可能低估芯片内部到电源焊球的阻抗；反过来，只用厂商封装模型而忽略实际叠层，也无法解释板间差异。关键电源域应把稳压器、板、封装和负载阶跃放在同一目标阻抗链里。

量产版本换叠层、换电容封装或调整过孔工艺时，应重新核对PDS。介质厚度改变会影响平面对电感，0402换成0201会改变器件与焊盘寄生，过孔填孔和背钻也会改变路径。保留每版电容位置、过孔几何和测量频谱，才能判断改善来自容量、封装还是互连。

对多电源域FPGA，还应分别建立每一轨的瞬态电流和目标阻抗，不能用核心电源的电容经验直接套到收发器或辅助电源。

跨电源域的共享回流路径也要单独检查。

结论

去耦电容贴近FPGA只是必要条件，不是充分条件。高频电流必须沿电源与地形成短而紧的闭环，板面距离、过孔位置和平面对间距缺一不可。

检查时从焊球追到平面、过孔、电容再回地，实际环路一旦画出来，很多“明明很近”的布局问题都会暴露。