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前级增益更大，整机噪声为何反而更小？Friis公式不是说前级增益能消灭噪声，而是它能把后级噪声折算到输入端时的权重压小两套接收链路用了相同的混频器和中频放大器，只是第一级LNA的增益不同。前级增益更高的方案，整机噪声系数却可能更低，看起来

优先级数字更小，中断为何仍会被拖住？STM32里“数字更小”只是优先级编码的第一层；是否能抢占，还要看PRIGROUP、实现位数、当前活动异常与屏蔽寄存器一个中断的优先级数字已经设得更小，理论上应该更高。可当低优先级ISR正在执行时，它并

LLC已经实现ZVS，MOSFET为何仍会失效？看到开通前VDS接近零，只能证明一个瞬间；启动、轻载和容性区仍可能让MOSFET重新承受硬应力 LLC调试里，“已经ZVS”常被当成MOSFET安全的结论。问题是软开关成立有明确边界：谐振电流

光耦输入电流够了，输出为何仍拉不低？LED有电流，只说明光耦被点亮；输出能否拉低，还要看最小CTR能提供多少集电极电流光耦输入侧已经测到电流，MCU端却偶尔读不到低电平，很多人会继续加大LED电流。更有效的做法是把输出上拉所需电流算清楚，

差分电阻都相等，共模为何仍会漏进输出？四颗电阻的标称值都正确，不代表两条支路的实际比例完全一致；共模电压会把微小比例误差放大成输出偏差减法器在仿真里能把相同输入抵消得很干净，实物上却常剩下一段随共模电压变化的输出。原因不一定在运放本体，四

ADC开了DMA，采样序列为何还会错位？DMA不会识别“这是第几路传感器”，它只把ADC_DR每次出现的数据按请求顺序写进内存多通道ADC加DMA后，CPU负担降下来了，数组里的通道顺序却可能偶尔错位。问题通常不是DMA乱搬，而是ADC

源和负载都写50Ω，为何仍未必最大功率？50Ω可能是在描述传输线、端口规范或测量参考阻抗；要不要最大功率，还要看源内阻与源端看到的输入阻抗射频系统里“都是50Ω”常被当成匹配完成。可负载端不反射，与有损信号源输出功率最大，是两个观察位置不

FPGA引脚能翻转，IO电平为何不能乱选？引脚能在逻辑里翻转，只说明逻辑和布线成立；电平标准还必须与Bank电源和外部接口处在同一电气规则里 Vivado下载成功、LED也能亮，不代表IOSTANDARD可以随手填写。FPGA的输入门限、输